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【Verilog基础】关于Clock信号的一些概念总结（clock setup/hold、clock tree、clock skew、clock latency、clock transition..）

2022-06-30 15:44:00 【ReCclay】

  • setup time：触发器（DFF）时钟上升沿到来之前，数据需要保持稳定的最小时间间隙就是建立时间。

  • hold time：触发器（DFF）时钟上升沿到来之后，数据需要保持稳定的最小时间间隙就是保持时间。

  • clock skew：由于路径延迟，同一个时钟信号到达两个不同的寄存器之间的时间差值，根据差值可以分为正偏移和负偏移。

时钟树到达不同终点的时间差。

在这里插入图片描述

  • clock jitter：指的是时钟周期的变化。指两个时钟周期之间存在的差值，这个误差是在时

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