利用verilogA模块采样

具体的 Verilog-A 实现如下，主要是利用的 Verilog-A 中的文件相关命令 fopen，fstrobe 和 fclose。注意最后保存的文件 data_save.txt 是在仿真路径下面的 netlist 目录下而不是 psf 目录下。

// VerilogA for Model_HL, data_sample, veriloga
include “constants.vams" include “disciplines.vams”
module data_sample(clk,in,out);
input clk, in;
output out;
electrical clk, in, out;
parameter real vth=1.5;
integer out_file;
real sig_out;
analog begin
@(initial_step) begin
out_file=$fopen(“date_save.txt”);
end
@(cross(V(clk)-vth, 1)) begin
sig_out=V(in);
$fstrobe(out_file, “%f”, sig_out);
end
@(final_step) begin
$fclose(out_file);
end
V(out) <+ sig_out;
end
endmodule