Verilog HDL中的reg型变量的理解

reg型变量泛指这种类型的变量的值受别的信号的影响，比如选择器，输出信号受输入信号影响，当输入信号改变时，输出信号就会改变，这种影响可以称为“触发”。注意reg型变量并不是指数字电路中的寄存器，数字电路中的寄存器特指由触发器构成的存储器，是一种时序逻辑电路。