端接电阻详解 信号完整系列 硬件学习笔记7

文章仅为个人在学习信号完整性过程中的理解及记录，不具备任何权威性，请知悉。

端接电阻作用

阻抗匹配，使接收端信号为理想波形。

端接电阻的方法及选型

1：源端串联端接

图1 源端串联端接示意图

如上图所示RT为源端串联端接电阻，50R表示为传输线匹配电阻为50Ω，末端等效电阻为+∞,驱动器的输出阻抗为RS

若源端输出信号为V源

由分压可知A点电压为

Va=V源*50/(50+RT+RS)，

在末端反射系数为Г=（Z2-Z1)/(Z2+Z1）

则Г=（+∞-50）/（+∞+50）=1

则B点电压VB=Va*Г+Va

由此可知若想VB接受的电压和源端相同

VB=V源，则

Va=1/2 V源

所以，在50欧姆匹配的电路中，驱动器输出阻抗和匹配电阻总和应为50欧姆；

RS+RT=50Ω，

假设驱动器的输出阻抗为RS为恒定值

驱动器的输出阻抗RS因芯片不同而不同，可是使用仿真软件建立如图2所示模型

图2

测量A点所示电压,此电压即为RS与50欧分压所得，即可求出RS,则匹配电阻阻值RT可得。

实际工程中，驱动器的输出阻抗为RS并非恒定值，匹配电阻阻值RT需根据具体情况灵活选用，只要能满足信号质量要求即可。

以上求解过程可作为阻值选型参考。

仿真案例如下

仿真软件ADS

1，未进行端接处理。

原理图

仿真结果

由上可知，signal_out信号变形非常严重，严重不符合工程要求.

2,端接匹配处理后仿真

设驱动器的输出阻抗为10Ω，端接40Ω电阻。

原理图

仿真结果

接收端信号signal_out信号非常好。

仿真只是理想状态，实际中驱动器的输出阻抗是变量，端接电阻匹配不可能完全匹配，只要达到工程需求即可。

2：末端并联端接

2.1末端并联下拉到地

在信号接收端并联一个50Ω电阻到地，驱动器的输出阻抗为RS，则：

信号输出高电平=50/50+RS

在接收端，并联一个50Ω电阻，等效阻抗约等于50Ω，信号不发生反射，则：

信号输出点信号和接收端信号相同

以上可以得出结论，并联电阻到地会拉低信号高电平。

仿真案例如下

原理图

仿真结果

由仿真结果可得，信号波形非常好，只是高电平由3.3v拉低到2.75V.

2.2末端并联电阻上拉到vcc

同上可以得出：并联电阻上拉到电源会拉高信号低电平

仿真如下

原理图

仿真结果如下

仿真波形比未端接好得多，只是低电平被拉高至0.55v

2.3戴维南端接

在末端一个电阻上拉一个电阻下拉。这两个电阻并联阻值应该等于传输线阻抗。

戴维南端接同时降低高电平电压和提高低电平电压。

这种端接会提高系统功耗。

仿真如下

原理图

仿真结果

戴维南端接虽然高电平被降低，低电平被拉高，但其改变量少。

端接电阻的位置

源端串联越靠近源端越好，末端并联越靠近末端越好。

仿真如下

如图仿真显示三种情况，第一种10ps，端接电阻大概距离芯片引脚60mil，应该说很近了。

第二种100ps，距离大概是600mil，第三种300ps，距离大概为1800mil。

仿真结果

60mil

信号非常好高。

600mil

信号一般

1800mil

信号很差了。

以上为串联端接仿真，并联端接情况也相似。

需要短接的情况

通常的说法是，走线短不需要端接，走线长需要端接

短是多少MM？长是多少米？

主要取决于信号的上升时间及可忍受的噪声程度。

信号线延时=1/4信号上升时间，发射噪声约为25%

信号线延时=1/5信号上升时间，发射噪声约为12.5%

信号线延时=1/6信号上升时间，发射噪声约为5%

传输线传输速度约为6MIL/PS.

根据工程需求，明确是否端接。

仿真如下

原理图

仿真结果

信号线延时=1/2信号上升时间

信号线延时=1/4信号上升时间

信号线延时=1/10信号上升时间