Verilog除法器的设计总结

1 概述

Verilog实现除法器需要根据实际使用场景进行调整，但整体来说实现的算法有两类：

• 基于减法和移位实现除法
• 基于乘法和移位实现除法

下面将对两类算法的实现过程和原理进行总结，并给出基本的实例。

2 基于减法和移位实现除法

2.1 组合逻辑实现的实例

对于32的无符号除法，被除数a除以除数b，他们的商和余数一定不会超过32位。首先将a转换成高32位为0，低32位为a的temp_a。把b转换成高32位为b，低32位为0的temp_b。在每个周期开始时，先将temp_a左移一位，末尾补0，然后与b比较，是否大于b，是则temp_a减去temp_b将且加上1，否则继续往下执行。上面的移位、比较和减法（视具体情况而定）要执行32次，执行结束后temp_a的高32位即为余数，低32位即为商

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