如何成为一名高级数字 IC 设计工程师（1-4）Verilog 编码语法篇：表达式

一、定义表达式

        以高等数学的函数定义为例，Verilog HDL 表达式定义如下：

result = operator(operand)

        这里，operand 就是输入（自变量）x，result 就是输出（因变量）y，operator 就是电路（映射关系）f，通过输入操作符和输入数据，就可以确定唯一的输出数据。如下所示：

assign result = dina +  dinb;        //算术操作符
assign reslut = dina >  dinb;        //比较操作符
assign reslut = dina && dinb;        //逻辑操作符
assign reslut = dina &  dinb;        //位操作符
assign reslut = dina >> dinb;        //移位操作符
assign reslut = sel  ?  dinb : dina; //条件操作符
assign reslut = {dina,  dinb};       //连接操作符

        值得注意的是，操作符是具有优先级特性的，推荐括号代替其优先级！