【牛客网刷题系列 之 Verilog快速入门】~ 四选一多路器

0. 前言

从今天开始，决定开始新的一个板块，那就是针对牛客网上边的Verilog题目做一个完整的学习，这里有两个目的，其一是记录一下自己的学习过程；其二是为后边学习这方面的同学提供一个参考，争取做到平均每日更新一篇的准备，哈哈哈！希望可以坚持下去，欢迎大家批评指正（点赞收藏关注走一波）！！！

1. 四选一多路器

仙人指路，刷题源地址点击就送

1.1 题目描述

制作一个四选一的多路选择器，要求输出定义上为线网类型.

1.1.1 状态转换

d0 11
d1 10
d2 01
d3 00

1.1.2 信号示意图

1.1.3 输入描述

输入信号 d1,d2,d3,d4 sel
类型 wire

1.1.4 输出描述

输出信号 mux_out
类型 wire

1.2 解题思路

首先，有5个输入信号，其中sel控制是哪一个数据输出，道理很简单，通过看波形就可以明白，话不多说，直接上代码！！！

1.3 代码实现

`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
//*************code***********//
    reg [1:0] mux_out_temp;
    always @ (*) begin
        case (sel)
            2'b00 : mux_out_temp = d3;
            2'b01 : mux_out_temp = d2;
            2'b10 : mux_out_temp = d1;
            2'b11 : mux_out_temp = d0;
            default : mux_out_temp = d3;
        endcase
    end

    assign mux_out = mux_out_temp;
//*************code***********//
endmodule

1.3.1 代码说明

Q1：为什么要定义一个reg类型的2位变量呢？
A：因为always块中赋值语句必须是reg型的，wire类型是不可以的，wire相当于是一根线，而reg相当于是一个寄存器。

========================================================================

持续更新中。。。。。