数字IC设计经验整理（二）

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一、verilog乘一个常数的优化

verilog乘一个常数，可以用移位和加法运算来完成；
比如 b = a * 5 可以写为 b = a << 2 + a;
若a为2bits的数据，则可以写为 b = {a , a};

二、verilog中参数定义的位置

verilog中参数的定义有如下两种方式:

module  u_test#(
parameter  BW  = 10)
(a, b, c);
Input [BW -1 : 0] a;
Input [BW -1 : 0] b;
output [BW -1 : 0] c;

module  u_test(a, b, c);
Input [BW -1 : 0] a;
Input [BW -1 : 0] b;
output [BW -1 : 0] c;
parameter BW = 10;

这两种方式均可；但如果我们想在括号内定义端口位宽时，参数就必须采用如下的定义方式：

module  u_test#(
parameter  BW  = 10)
(
Input [BW -1 : 0] a;
Input [BW -1 : 0] b;
output [BW -1 : 0] c);

三、低功耗设计：门控时钟

在数字IC设计中，常用门控时钟来降低系统功耗。比如状态机模型，状态机中的所有模块并不需要同时且一直工作，因此我们可以令模块的时钟信号u_clk = fclk && u_en; 其中，u_clk为该模块的时钟信号，u_en为该模块的使能信号，fclk为系统时钟，只有使能信号为真时，模块的时钟信号u_clk才会翻转，从而减少系统功耗；

四、单比特变量可以不用定义？

Wire 单bit变量不需要定义；

module(
input a,
output b);
assign c = a;
assign b = c;
endmodule

虽然没有定义c，但不会保错；
仅仅wire类型的单bit变量不需要定义，reg任意bit都需要定义，端口变量默认为wire类型