vivado 如何添加时序约束

一个 FPGA 设计除了管脚分配以外，还有一个重要的约束，那就是时序约束，这里通过向
导方式演示如果进行一个时序约束

1. 点击“Run Synthesis”开始综合
   
2. 弹出对话框点击“OK”
   
3. 综合完成以后点击“Cancel”

4) 点击“Constraints Wizard”

5) 在弹出的窗口中点击“Next”

6) 时序约束向导分析出设计中的时钟，这里把“sys_clk”频率设置为 50Mhz，然后点击
“Skip to Finish”结束时序约束向导。

7) 弹出的窗口中点击“OK”
8) 点击“Finish”
9) 这个时候top.xdc 文件已经更新，点击“Reload”重新加载文件，并保存文件

set_property PACKAGE_PIN U18 [get_ports sys_clk]
set_property IOSTANDARD LVCMOS33 [get_ports sys_clk]


set_property PACKAGE_PIN J16 [get_ports rst_n]
set_property IOSTANDARD LVCMOS33 [get_ports rst_n]


#时序约束
create_clock -period 20.000 -name sys_clk -waveform {
    0.000 10.000} [get_ports sys_clk]