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FPGA设计中提高工作频率及降低功耗题目合集

2022-06-11 05:53:00 【Fighting_XH】

提高工作频率的本质就是减少寄存器到寄存器的时延，简言之，降低各种延时
在这里插入图片描述

电路延迟主要包括三个：
寄存器延迟Tco（时延是由器件物理特性决定）、走线延迟和组合逻辑延迟。
走线延迟：
1、加入时钟约束（一般以加5%裕量较为合适）
2、将相关的逻辑的布线时尽量靠近，从而减少走线时延。
组合逻辑延迟：
1、切割组合逻辑，减少LUT级联，当输出判断条件大于四个输入的话，一般采用多LUT级联的方式，那么就会引入更多的延迟，因此我们要尽可能减少输入条件，从而级联LUT也减少。切割组合逻辑常采用流水线技术，通过各级之间插入寄存器来实现，从而各级之间的组合逻辑减少。
2、将计数器移除FSM。当我们在进行状态机设计的时候，有时也会将计数器作为判断条件，但是输入常为四输入，而计数器数值较大，比如111100，那么就需要LUT级联，所以我们这里将计数器写到状态机外。
3、当状态机中有几十个状态的时候，也可以切割，在某状态又可跳转到一个新的小状态机。

总结： 提高时钟频率最有效的方法是避免出现大的组合逻辑（尽量去满足四输入的条件，减少LUT级联数量）。
常用技术： 通过加约束、流水线技术、切割状态的方法提高工作频率。

了解各种功耗

低功耗，简单来说——减少0和1的翻转。

题目1：

下面哪些措施对提高设计的频率有帮助( AD )。

A 组合逻辑拆分 B 减少不必要的寄存器复位

C ram/fifo输出寄存 D减少信号扇出数

分析：组合逻辑拆分和减少信号扇出数可降低组合逻辑延时。
扇出：FPGA里面，扇出是一个输出端连接/驱动的后级资源的个数，比如驱动10个LUT查找表；

题目2：
关于时序逻辑电路Pipeline设计（流水线设计）说法正确是（ ACD ）？

A.Pipeline可以提高吞吐率

B.Pipeline可以降低单个任务的latency

C.Pipeline可以提高时钟频率

D.Pipeline需要对流水线进行切割，设计时要对流水线进行均衡，以保证时序的接近

题目3：

下面降低功耗的方法中，属于降低静态功耗的有 ABE

A:门级电路的功耗优化

B:多阈值电压

C:门控时钟电路

D:操作数分离

E:多个供电电压

CMOS管功耗 = 动态功耗 + 静态功耗静态功耗：是时钟不工作的状态下所需的功耗

题目4：
题目1：下列功耗措施哪个可以降低峰值功耗？ ——A

A 静态模块级Clock Gating
B Memory Shut Down
C Power Gating
D 大幅度提高HVT比例

A：由于峰值损耗一般出现在时钟翻转的瞬间，而A选项是加入时钟门控，当我们不需要时钟翻转时可将其关闭。
B：存储关闭，当不被访问的时候，关闭存储器，属于降低静态功耗。
C：电源门控，即模块不工作的时候，关闭电源，模块睡眠，工作时候再启动电源，也属于降低静态功耗。
D：采用高阈值电压的晶体管，阈值电压增加的效果在于降低亚阈值漏电电流，属于降低静态功耗。
该题有争议，从两个角度来看答案不同，我认为A正确，这里暂选择A。

题目5：
题目2：以下哪些手段可以降低SRAM的动态功耗（ BC）。（大疆FPGA逻辑岗B卷）（多选）
A 不访问SRAM时，关闭时钟
B 不访问SRAM时，地址线不翻转
C 不访问SRAM时，写数据线不翻转
D 不访问SRAM时，将其Power down

D：首先对于SRAM来说，它属于静态随机存取存储器，静态是指只要通电，数据即可保持，当断电的时候，数据丢失。因此D选项不能作为降低损耗的方法。
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A：影响动态功耗的主要变量是电容充电、工作电压和时钟频率。因此在SRAM不工作时，关闭控制SRAM的时钟，SDRAM中的数据并不会丢失，而且可以降低动态损耗。
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BC：不访问SRAM时，地址线和写数据线不翻转，相当于减少了CMOS管的翻转，因此能降低动态损耗。

题目6：
对于90nm制程芯片，合法的电压，环境温度范围内，以下哪种情况内部信号速度最快：B

A:温度低，电压低

B:温度低，电压高（CPU 液氮加压可以实现超频）

C:温度高，电压低

D:温度高，电压高

题目7：

解释什么叫clock gating？并说明一下通常情况下为什么要做clock gating？简单列举通常实现的方法有哪些？

首先掌握降低功耗的知识。