第四章：架构，Architecture

     $Cortex-M3$和$Cortex-M4$处理器是基于$ARMv7-M$架构的，$ARMv7-M$架构的出现是因为为了开发$Cortex-M3$系列处理器，当$Cortex-M4$系列处理器出现的时候，又对$ARMv7-M$架构进行了额外的指令添加以及架构特性扩充。也把对$ARMv7-M$架构进行扩充了的架构叫做$ARMv7E-M$。
     $Cortex-M3$和$Cortex-M4$处理器有两种操作状态和两种模式，除此之外，处理器还有特权接入级别和非特权接入级别。特权接入级别可以获取处理器的所有资源，非特权接入级别不能获取某些存储区域，也无法进行一些特定的操作。
     两种操作状态：

• Debug state: When the processor is halted (e.g., by the debugger, or after hitting a breakpoint), it enters debug state and stops executing instructions.
• Thumb state: If the processor is running program code (Thumb instructions), it is in the Thumb state. Unlike classic ARM processors like ARM7TDMI, there is no ARM state because the Cortex-M processors do not support the ARM instruction
  set.

     两种操作模式：

• Handler mode: When executing an exception handler such as an Interrupt Service Routine (ISR). When in handler mode, the processor always has privileged access level.
• Thread mode: When executing normal application code, the processor can be either in privileged access level or unprivileged access level. This is controlled by a special register called “CONTROL.”

     软件可以将处理器从特权$Thread$模式切换到非特权$Thread$模式，切换到非特权$Thread$模式之后软件无法再将处理器切换回特权$Thread$模式。如果确实有这种需求的话，可能需要用中断的机制去实现。特权接入和非特权接入的划分使得系统设计者可以设计出健壮的嵌入式系统，这是通过保护对关键存储区域的接入这种机制来实现的。例如一个包含操作系统核和一般应用程序的嵌入式系统，可以让操作系统核处于特权接入级别，让一般应用程序处于非特权接入级别，这样我们可以通过$MPU$来设置一般应用程序对存储空间的接入范围，从而防止一般应用程序影响操作系统核和其它的一般应用程序，这样当这个一般应用程序由于某种原因崩溃的时候，操作系统核和其它的一般应用程序可以继续运行。
     除了在存储空间接入权限以及一些特殊指令的使用上的不同，特权接入级别和非特权接入级别的编程者模型基本一样。所有的$NVIC$寄存器都是特权接入级别。$Thread$模式和$Handler$模式有非常相似的编程者模型。然而$Thread$模式可以切换到使用一个$shadowed$堆栈指针，这是得一般的应用程序的堆栈空间和操作系统的堆栈空间可以完全区隔开来从而增加了系统的稳定性。默认情况下，$Cortex-M$处理器在开始的时候处于特权接入$Thread$模式，$Thumb$状态。在一些简单的应用中，没有必要使用非特权接入$Thread$模式以及单独的$shadowed$堆栈指针。$Cortex-M0$处理器不支持非特权接入$Thread$模式，$Cortex-M0+$处理器可选。不同模式，接入水平以及状态的切换如图1所示。

　

图1.

     和其它几乎所有处理器意一样，$Cortex-M3$和$Cortex-M4$处理器在处理器内核中有一些寄存器用于数据处理和控制。这些处理器中的大部分都被聚合成一个叫做$RegisterBank$的单位。每一条数据处理指令需要指明具体的操作，源寄存器和目的寄存器。在$ARM$架构中，如果存储器中的数据需要被处理的话，它必须先被读取出来放到$RegisterBank$里面的寄存器中，然后再处理器中进行处理，最后将处理完的数据再写会到存储器中原来的地方，这叫做$Laod-Store$架构。有了$RegisterBank$，一部分数据变量可以暂时存储在$RegisterBank$中的寄存器中于此同时数据处理可以同时进行，这样就不用每次都去读去和写回到储存空间中。$Cortex-M3$和$Cortex-M4$处理器的$RegisterBank$中一共有16个寄存器，它们中的13个是通用的32位寄存器，其它几个有特殊的用途，如图2所示。寄存器$R0$到$R12$是通用寄存器，寄存器$R0$到$R7$也被称为低寄存器，很多16位的指令只能接入这些寄存器，32位的指令和少部分的16位的指令可以计入寄存器$R8$到$R12$。寄存器$R13$是堆栈指针，可以有两个不同的堆栈指针，主堆栈指针$MainStackPointer,MSP$和进程堆栈指针$ProcessStackPointer,PSP$。主堆栈指针是默认的堆栈指针，复位之后或者处于$Handler$模式的时候都是使用的主堆栈指针，进程堆栈指针只能在$Thread$模式使用。堆栈指针的选择是通过$CONTROL$这个特殊的寄存器来决定的。主堆栈指针$MainStackPointer,MSP$和进程堆栈指针$ProcessStackPointer,PSP$都是32位的，它们的最低两个比特位的值都为0，这是因为堆栈的操作都是以字为单位的。在大部分情况下，如果没有嵌入式操作系统的需求的话，就没有必要用到进程堆栈指针。在有嵌入式操作系统的应用中操作系统核的堆栈和一般应用程序的堆栈是分开的。寄存器$R14$也被称为$LinkRegister$，当调用一个子函数的时候它用来存储返回地址（也就是这个子函数调用完成之后即将执行的下一个指令的地址）。当子程序调用结束的时候程序控制流可以重新回到调用函数这里，这是通过将程序计数器$ProgramCounter,PC$的值赋值位当前$R14$寄存器的值来实现的。如果这个被调用的子函数又调用了其它的子函数，那么当前的这个$R14$寄存器里面的值必须被入栈保存，不然在嵌套调用第二个子函数的时候当前$R14$寄存器里面的值就被覆盖丢失了。比较特殊的是在进入中断函数之后$R14$寄存器里面的值就不是一般的返回地址了，而是一个特殊的值，再中断函数调用完的时候用这个值可以正确的找到下一条指令的地址。尽管在$Cortex-M$处理器中返回地址的值都是偶数（比特0的值为0，指令被要求半字对齐），$R14$寄存器的比特0位可读可写。一些分支和函数调用指令要求$R14$寄存器的比特0位的值为1来表示$Thumbstate$。$R15$寄存器是程序计数器$ProgramCounter,PC$

     

　

图2.

     除了$RegisterBank$里面的寄存器，还有一些特殊的寄存器，如图3所示。这些寄存器包含了处理器状态，操作状态以及中断屏蔽。在用$C$语言这样的高级编程语言在开发简单应用的时候是不需要去访问这些特殊的寄存器的，但是在开发嵌入式操作系统以及高级中断屏蔽的时候就需要访问这些寄存器。这些寄存器是没有具体的存储空间映射地址的，要访问它们的话可以用特殊寄存器访问命令。$APSR$，$EPSR$和$IPSR$这三个寄存器是程序状态寄存器，它们可以组合成一个寄存器$xPSR$，各个比特位的含义如图5所示。

　

图3.

　

图4.

　

图5.

     $PRIMASK$， $FAULTMASK$和$BASEPRI$这三个寄存器用于中断屏蔽，这几个寄存器根据中断优先级来进行中断屏蔽的操作。这些寄存器只能在特权接入水平下进行接入。$PRIMASK$寄存器只有比特0有效，如果置1的话，所有的中断和异常（除了$NMI$异常和$HardFault$异常）都会被屏蔽，$FAULTMASK$寄存器也只有比特0有效，如果置1的话，所有的中断和异常（除了$NMI$异常）都会被屏蔽。寄存器$BASEPRI$的低8位的值表示中断或异常的优先级（注意这里不一定会用到8位，可能只用到8位中的几位，最低用到3位，这8个位在使用的时候优先使用高位），如果某个中断的优先级低于或等于这个优先级的值，那么这个中断或异常就会被屏蔽（注意：优先级的值越高，优先级越低）

　

图6.

     $CONTROL$寄存器的比特位的定义如图6所示。它里面有和选择堆栈指针相关的比特位，它有配置接入水平相关的比特位，对于有单精度浮点单元的$Cortex-M4$处理器还有一个比特位用来指示当前的代码是否有使用浮点运算单元。各个比特位的含义如图7所示。

　

图7.

     $CONTROL$寄存器只能在特权接入水平下进行修改，至于读的话特权接入水平和非特权接入水平都可以。复位之后$CONTROL$寄存器的值为0，这意味着此时$Thread$模式下处于特权接入水平且使用主堆栈指针，此时可以切换到使用进程堆栈指针或者切换到非特权接入水平，但是一旦切换到非特权接入水平就不能再修改$CONTROL$寄存器。一个处于非特权接入水平的程序不能将自己切换到特权接入水平，这是为了安全的需要。如果确实有需要修改的话只能先进入中断函数，然后在中断函数中修改为特权接入水平，中断函数返回之后就是处于特权接入水平的$Thread$模式了。如果有用到嵌入式操作系统的话，可以在上下文切换的时候去修改$CONTROL$寄存器。在大部分不使用嵌入式操作系统的简单应用中，没有必要去修改$CONTROL$寄存器的值，一直处于特权接入水平且使用主堆栈指针就够了。
     $Cortex-M4$处理器还有一个可选的单精度浮点运算单元，针对这个单元有相关的浮点数据处理，状态和控制寄存器，如图8所示。图8中$S0$到$S31$这32个32位的浮点数据处理寄存器中的每两个寄存器可以组合成一个64位的寄存器来访问，因此$S0$到$S31$这32个32位的浮点数据处理寄存器可以表示为16个64位的数据处理寄存器，$D0$到$D15$。这里要明确一下$Cortex-M4$处理器的浮点运算单元只支持单精度运算（32位），不支持双精度计算（64位），即使两个32位的数据处理寄存器可以组合为一个64位的数据处理寄存器。

　

图8.

     浮点运算单元的状态和控制寄存器$FPSCR$的比特位布局如图9所示，各个比特位的含义如图10所示。$SCB$模块中的$CPACR$寄存器中的某些位可以控制浮点单元功能的卡其与关闭，浮点单元默认是关闭的。

　

图9.

　

图10.

     $Cortex-M3$和$Cortex-M4$处理器有如下一些存储系统特征：

• $4GB$线性地址空间
• 架构定义的存储映射：$4GB$线性地址空间被划分为一些区域，这些区域是为提前定义的储存区域个外设准备的。$Cortex-M3$和$Cortex-M4$处理器有多个总线接口，这样就使得可以同时从代码区域中获取代码，与此同时从$SRAM$或外设区域中进行数据操作。
• 可以设置使用大端或小端储存胡系统
• $BitBand$接入（可选）：
• $Writebuffer$：如果向某个储存区域的写操作需要花费数个时钟周期的话，这样就会影响处理器的速度。可以先写入$Writebuffer$然后再转运到目的储存区域，这样就可以加快处理器的执行速度，因为写入$Writebuffer$之后处理器就可以不用管了。
• $存储保护单元，MemoryProtectionUnit$（可选）：
• 非对齐数据传输：所有支持$ARMv7-M$架构的处理器（包括$Cortex-M3$和$Cortex-M4$处理器）都支持非对齐数据传输。

　

图11.

     $Cortex-M$处理器的$4GB$线性地址空间被划分为了多个区域，每个区域都有不同的用途，如图11所示。

　

图5.

　

图5.