【UVM入門 ===＞ Episode_9 】~ 寄存器模型、寄存器模型的集成、寄存器模型的常規方法、寄存器模型的應用場景

1. 寄存器模型

1.1 概述

1.2 模型建立

1.3 中心化管理

1.4 uvm_reg

1.4.1 MCDF寄存器模型

1.5 寄存器建模

1.5.1 模型使用流程

2. 寄存器模型的集成

2.1 總線UVC

2.1.1 什麼是UVC？

UVC的全稱是UVM Component，往往是我們構建環境中所用到的最底層的組件，它雖然“小”，但卻十分重要，許多模塊級的驗證甚至SOC驗證都會使用相同的UVC，牽一發而動全身。

2.1.2 什麼是VIP？

這裏的VIP可不是大家生活中的 VIP 呀！這裏是指 Verification IP，VIP的範圍更廣，多為第三方提供（也有企業自研VIP），它可能不僅僅只是一個uvm的組件，可能會是一個純sv的對象集合，也可能會是一些verilog的model，所以uvc是vip的一個非空真子集。

2.1.3 實現

2.1.4 代碼解析

2.2 MCDF寄存器設計代碼

2.3 Adapter

2.3.1 概述

2.3.1.1 無predictor

2.3.1.2 有predictor

2.3.2 實現

2.3.3 解析

2.3.4 集成

2.3.4.1 代碼實現

2.3.5 訪問方式

2.3.5.1 前門訪問

2.3.5.2 舉例說明

2.3.5.3 後門訪問

2.3.5.4 舉例說明

2.3.5.5 二者的比較

2.3.5.6 混合應用

3. 寄存器模型的常規方法

3.1 mirror、desired和actual value

3.2 prediction的分類

3.2.1 自動預測

3.2.2 顯示預測

3.3 訪問方法

3.4 mem 與 reg 的聯系和差別

3.5 內建（build-in）sequences

4. 寄存器模型的應用場景

4.1 概述

4.2 寄存器檢查

4.3 功能覆蓋率概述

4.3.1 舉例說明