【UVM入门 ===＞ Episode_9 】~ 寄存器模型、寄存器模型的集成、寄存器模型的常规方法、寄存器模型的应用场景

1. 寄存器模型

1.1 概述

1.2 模型建立

1.3 中心化管理

1.4 uvm_reg

1.4.1 MCDF寄存器模型

1.5 寄存器建模

1.5.1 模型使用流程

2. 寄存器模型的集成

2.1 总线UVC

2.1.1 什么是UVC？

UVC的全称是UVM Component，往往是我们构建环境中所用到的最底层的组件，它虽然“小”，但却十分重要，许多模块级的验证甚至SOC验证都会使用相同的UVC，牵一发而动全身。

2.1.2 什么是VIP？

这里的VIP可不是大家生活中的 VIP 呀！这里是指 Verification IP，VIP的范围更广，多为第三方提供（也有企业自研VIP），它可能不仅仅只是一个uvm的组件，可能会是一个纯sv的对象集合，也可能会是一些verilog的model，所以uvc是vip的一个非空真子集。

2.1.3 实现

2.1.4 代码解析

2.2 MCDF寄存器设计代码

2.3 Adapter

2.3.1 概述

2.3.1.1 无predictor

2.3.1.2 有predictor

2.3.2 实现

2.3.3 解析

2.3.4 集成

2.3.4.1 代码实现

2.3.5 访问方式

2.3.5.1 前门访问

2.3.5.2 举例说明

2.3.5.3 后门访问

2.3.5.4 举例说明

2.3.5.5 二者的比较

2.3.5.6 混合应用

3. 寄存器模型的常规方法

3.1 mirror、desired和actual value

3.2 prediction的分类

3.2.1 自动预测

3.2.2 显示预测

3.3 访问方法

3.4 mem 与 reg 的联系和差别

3.5 内建（build-in）sequences

4. 寄存器模型的应用场景

4.1 概述

4.2 寄存器检查

4.3 功能覆盖率概述

4.3.1 举例说明