Verilog 每日一题 (VL30 RAM的简单实现)

题目描述：

实现一个深度为256，位宽为4bit的双端口RAM，数据全部初始化为0000。具有两组端口，分别用于读数据和写数据，读写操作可以同时进行。当读数据指示信号read_en有效时，通过读地址信号read_addr读取相应位置的数据read_data，并输出；当写数据指示信号write_en有效时，通过写地址信号write_addr 和写数据write-data，向对应位置写入相应的数据。

程序的信号接口图如下：

`timescale 1ns/1ns
module ram_mod(
	input clk,
	input rst_n,
	
	input write_en,
	input [7:0]write_addr,
	input [3:0]write_data,
	
	input read_en,
	input [7:0]read_addr,  //地址宽度取log2(256)-1 = 7.
	output reg [3:0]read_data
);
    
	//写入数据,深度为256，可储存2^8=256个数据，声明数组array
    reg [3:0] array [255:0];
    integer i;
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            for(i=0;i<=255;i=i+1)
                array[i] = 0; //全部置零
        end
        else 
            array[write_addr] =(write_en)? write_data:array[write_addr]; 
        //根据是能信号write_en,来对输入地址和数据进行声明（我的理解是定义一个指针）
    end
    
    //进行读操作，
    reg [3:0] data;
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) read_data = 0; //异步置零
        else read_data =(read_en)? array[read_addr]:read_data;
        //使能信号为1时才进行读操作
    end
   
endmodule

//有空要复习一下数电里RAM这一部分的细节