Verilog 每日一题 (VL28 加减计数器)

题目描述

请编写一个十进制计数器模块，当mode信号为1，计数器输出信号递增，当mode信号为0，计数器输出信号递减。每次到达0，给出指示信号zero。
模块的接口信号图如下：

 

 这里的波形图有问题，明明第一个上升沿来时，已经开始加一了，这里的num是中间计数器，number被赋值会慢一拍，但这也看不出来啊。。。牛客网的题真是，还是HDLbits的做的开心。

考虑了这个之后，就很简单了。具体解题过程如下：

`timescale 1ns/1ns

module count_module(
	input clk,
	input rst_n,
	input mode,
	output reg [3:0]number,
	output reg zero
	);
    reg [3:0] num; //声明一个reg变量作为中间计数
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) num <= 0 ;
        else if(num==9&&mode==1) num<=0; //要考虑num=9继续增加时变0的情况
        else if(num==0&&mode==0) num<=9; //要考虑num=0继续减少时变9的情况
        else if(mode==1) num<=num+1;    //mode控制加减
        else if(mode==0) num<=num-1;
    end
    
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) number <= 0; //将num赋值给number
        else number <= num;
    end
    
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) zero = 0;
        else if(num==0) zero <= 1;
        else zero <= 0;
    end

endmodule

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