set_case_analysis

set_case_analysis常应用于多mode的设计，给一些pin/port设置常量0或1，来实现切换mode分析时序的作用。举例来说，设计中存在SCAN mode和FUNC mode，在FUNC mode下将SCAN enbale信号用set_case_analysis设置为0，在FUNC mode下就不会分析scan clock的时序。

set_case_analysis 0 [get_ports scan_enable]

一般情况下，set_case_analysis作用于MUX多路选择器的选择信号，来实现mode的选择。如图1。

create_clock [get_ports func_clk] -name func_clk -period 10 -waveform {0 5} 
create_clock [get_ports scan_clk] -name scan_clk -period 100 -waveform {0 50}

set_case_analysis 0 [get_ports scan_ena]

图1 

这里容易踩坑的是，一些前端写sdc时想用set_case_analysis来切换同mode下的clock，却没有考虑到芯片工作中是否能够实现，在仿真时发现某一路时钟没有长tree，时序违例无法收敛。如图2。sdc设置set_case_analysis让gen_clk只选择func_clk -> FF1 -> MUX这一路，但func_clk->FF2->MUX这一路同样需要长tree。所以这样的set_case_analysis设置就是错的。

create_clock [get_ports func_clk] -name func_clk -period 10 -waveform {0 5} 
create_generate_clock [get_pins FF1/Q] -name div2_clk -source [get_clock fumc_clk] -divide_by 2
create_generate_clock [get_pins MUX/O] -name div4_clk -source [get_clock func_clk] -divide_by 4

set_case_analysis 0 [get_pins MUX/S]

图2