【FPGA教程案例7】基于verilog的计数器设计与实现

FPGA教程目录

MATLAB教程目录

---------------------------------------------------------------------------------------

1.软件版本

vivado2019.2

2.本算法理论知识和Verilog程序

       计数器是一种最简单基本的运算。计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数、控制的功能，同时兼有分频功能。在本课程中，将学习如何通过verilog编程实现计数器。

        这里，我们将设计一个计数器，其计数范围为0~99.当计数器计数到99时，回到0，重新开始计数。其verilog程序如下：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/07/02 22:35:42
// Design Name: 
// Module Name: tops
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Com