clock tree分析实例

1）分频器的timing check

长tree原则上只需要把同频时钟做平衡

如下示例，分频器所在的reg与其主时钟的sink之间的timing check，如图1。

图1

div_1或div_2与FF3之间有timing check，理论上将除非前端设计故意刁难后端工程师否则不会出现div_1、div_2与FF1、FF2的timing check，很好理解，这样skew太大时序很难收敛，综合时考虑不到这种问题。所以常见的问题多是出在div_1/div_2与FF3之间的setup或hold违例。

解决办法:

1、CTS阶段，改写一个sdc，让div_1和div_2作为create_clock先长tree，并让两个clock做balance，然后读原来的sdc，把长过tree的部分设置dont touch，给主时钟长tree时让div_1/div_2与FF3做balance。

2、postroute阶段，把FF3前多余CKBUF/CKINV删掉，这里如果使用的是ICC的话，ICC长tree是从后向前，即先做clock gate到sink pin，然后从clock root到clock gate，所以像是FF3这种CTS时先会做的很短，然后再跟其他的sink balancce去插buffer/inverter，这里会有很多兜兜绕绕的buffer/inverter，删除不会影响clock transition。

 

未完待续。。。