Verilog 每日一题（VL26 简易秒表）

题目描述

请编写一个模块，实现简易秒表的功能：具有两个输出，当输出端口second从1-60循环计数，每当second计数到60，输出端口minute加一，一直到minute=60，暂停计数。

模块的接口信号图如下：

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解题：

这一题的思路比较简单，second的计数从1到60循环，满60minute进1，当minute进位到60时，再来一个上升沿，second置零，minute不变直到置零信号到来。

`timescale 1ns/1ns

module count_module(
	input clk,
	input rst_n,

    output reg [5:0]second,
    output reg [5:0]minute
	);
	
    always @(posedge clk or negedge rst_n) begin
        if(~rst_n) begin  //低电平置零
            second = 0;
            minute = 0;
        end
        else if(minute == 6'd60) begin //判断是minute否时满60,满60则minute不变，second置零
            second = 0; minute = 60;
        end
        else if(second == 6'd60) begin //second满60到下一计数周期，minute+1
            second = 1;
            minute = minute+1;
        end
        else second = second + 1;         
        
    end
    
	
	
endmodule

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