ads131a04 ADC verilog实现及仿真

ADS13104：datasheet

状态机图：

ADC与FPGA通信原理图：
FPGA 内部集成了一个 SPI MASTER控制器，负责和ADC芯片进行通信。
采样频率： 5120Hz 10240Hz ,ARM处理器可以通过SPI接口设定采样频率的高低。

在vivado上进行实现：

仿真截图：

verilog设计代码如下：

module ADC_MODULE(
input clk,//62.5ns
input rst_n,
output sclk,
output reg cs_n,
output reg mosi,
output reg[47:0] receive_data,
input miso,
output reg[7:0] bit_cnt,<