Verilog 每日一题（VL29 单端口RAM）

题目描述：

        设计一个单端口RAM，它有： 写接口，读接口，地址接口，时钟接口和复位；存储宽度是4位，深度128。注意rst为低电平复位。

信号示意图：

思路：由于是单端口的RAM，写入和读取都从一个端口进行，使能信号为高电平时写入，为低电平时读取。在数据写入时，需要用一个长度为128的数组来进行数据地址的存储（因为存储深度为128，则易得addr位宽为7bits）。由于写入数据宽度为4bits，所以数组也是4位。

（RAM: Random Access Memory，是与CPU直接交换数据的内部存储器。它可以随时读写（刷新时除外），而且速度很快，通常作为操作系统或其他正在运行中的程序的临时数据存储介质。）

代码详解如下：

`timescale 1ns/1ns

module RAM_1port(
    input clk,
    input rst,
    input enb,
    input [6:0]addr,
    input [3:0]w_data,
    output wire [3:0]r_data
);
//*************code***********//
    reg [3:0] data[127:0]; //定义一个0-127的数组，因为深度是128，每个地址的位宽是4bits
    reg [3:0] rdata;
    reg [7:0] i;
    //写入RAM
    always @(posedge clk or negedge rst) begin
        if(!rst) 
            for(i=0;i<=8'd127;i=i+1)
                data[i] = 0;
        else
            data[addr]= enb? w_data:data[addr]; //将数据指向一个地址
    end
        
    //读取RAM 这里一开始写成了时序电路，按答案来说，应该是当enb使能信号为0时读取数据，此时地址是什么就读出什么，不需要时序电路
    //而写入数据的时候，enb=1，随着输入地址和数据，在上升沿来时进行存储，必须为时序电路。
    always @(*) begin 
        if(~rst)
            rdata = 0;
        else
            rdata =  ~enb? data[addr]: rdata;
    end
    assign r_data = rdata;
//*************code***********//
endmodule