System Verilog实现优先级仲裁器

题目

共有8个请求，每个请求对应一个优先级，现设计一个仲裁器，根据优先级输出grant向量（值越大优先级越高）。
思路：我们设计一个模块，该模块具有2个数据输入端口（输入数据为添加了req的“{req,weight}”），以及两个索引输入端口，这两个索引与两个数据相对应，模块的输出为两个数据的较大值以及较大值对应的索引。

代码

基本模块：

module comp
#(DATA_WIDTH=32)
(
input logic clk,
input logic [DATA_WIDTH:0] data_a,
input logic