Verilog实现占空比为5/18的9分频

设计思路：
设置一个上升沿触发的计数器和下降沿触发的计数器，其占空比均为6/18,且为9分频，则这两个时钟在相位上相差半个周期，如果将它们相与，根据与的性质，得到的结果应该是一个占空比为6/18-1/18=5/18的9分频时钟。
或者
分别设置一个上升沿和下降沿触发的计数器，其占空比均为4/18，且为9分频，则若将这两个时钟相或，得到的结果应该是一个占空比为4/18+1/18=5/18的9分频时钟。

代码实现

设计部分

`timescale 1ns/1ns

module clk_divider           //5/18分频器
( 	input clk_in,
	input rst_n,
	output clk_out
);