UART Application Design and Simulation Verification 2 - TX Module Design (Stateless machine)

Préface：C'est quelques mois après avoir revu ce petit projet,Dans les études ultérieures,Le nouveau professeur n'arrête pas de souligner,Réduire au minimum l'utilisation de la machine d'état dans le travail réel,J'ai oublié ce qu'il a dit quand j'ai trié l'article.Alors j'ai essayé de le réécrire moi - mêmeUART,Organiser une version sans machine d'état.

Voici quelques points logiques de base à revoir：
1）Le format complet de données d'un cadre contient：Position initiale,Bits de données valides,Bit de contrôle,Stop bit;
2）Feuille de calculbitTemps de transmission des données：Utilisationbaoud（Taux de Baud）Etclk（Horloge système）,Unités de taux de Baudbit per second,HorlogeHzUnitétime per second ,Donc l'horloge divisée par le taux de Baud donnetime per bit,C'est - à - direbitCombien de cycles d'horloge correspondent;
3）Signal de référence：Signal de transmissionbaoud_cnt_half,ChaquebitÀ mi - chemin,Transmission des données;Basculer le signal de comptagebaoud_cnt_end,ChaquebitQuand le comptage sera terminé,Passer au prochain cycle de comptage;Nombre de bitsbit_cnt,Calculer les chiffres passés dans un cadre de données;Signalisation du processus de transmissionstart_flag,Tout au long de chaque transmission de données.

Code supérieur：

//date:2022.6.30
//edgar.yao
//uart_tx block


module uart_tx(
        input           clk,
        input           rst_n,
        input[7:0]      cmd_data,
        input           data_valid,

        output          tx,
        output          tx_read