基于Xilinx的时序分析与约束

基于Xilinx的时序分析与约束

（1）时钟 Clock
理想的时钟模型是一个占空比为 50%且周期固定的方波。时钟是 FPGA 中同步电路逻辑运行的一个基准。如下图所示：

（2）时钟抖动 Clock Jitter
时钟抖动， Clock Jitter，是相对于理想时钟沿，实际时钟存在不随时间积累的、时而超前、时而滞后的偏移称为时钟抖动（时钟脉冲宽度发生暂时变化，也就是 Tcycle【时钟周期】或大或小）。 如下图所示：

（3）时钟偏差 Clock Skew
时钟偏差，Clock Skew，是指同一个时钟域内的时钟信号到达数字电路各寄存器所用时间的差异。 时序分析的起点一般是源寄存器（reg1），终点一般是目标寄存器（reg2）。时钟信号也会走线，那么和其它信号的传输一样，就会有延时。下图中，时钟信号从时钟源传输到源寄存器的延时我们定义为 Tc2s，传输到目标寄存器的延时我们定义为 Tc2d。如下图所示：

时钟网络延时 Tskew 就是 Tc2d 与 Tc2s 之差࿰