【FPGA教程案例11】基于vivado核的除法器设计与实现

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1.软件版本

vivado2019.2

2.本算法理论知识和IP核配置方法

       在数字信号处理过程中，除法器的使用较为广泛，但是在FPGA中，除法的实现较为复杂，通常我们使用vivado自带的IP核来实现除法器。其配置过程如下：

找到除法器IP核，divider Gernerator

 然后参数配置如下：

假设输入的除数和被除数数据均为16位宽，所以参数配置如下：

 其中，Divisor表示的是除数，Dividend表示的是被除数。