【FPGA教程案例8】基于verilog的分频器设计与实现

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1.软件版本

vivado2019.2

2.本算法理论知识和Verilog程序

      在实际FPGA开发过程中，系统的时钟clk往往较大，而实际所需要的时钟频率较低，那么需要将系统时钟的频率进行分频，得到频率较低的时钟信号。在本课程中，将通过计数器来实现时钟分频。计数器的实现过程可复习上一课程。

【FPGA教程案例7】基于verilog的计数器设计与实现

这里，在该计数器的基础上，增加如下的verilog程序：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/07/02 22:35:42
// Design