【VHDL 并行语句执行】

一般的检测时钟上升沿
方法一：rising_edge 是非常严格的上升沿，必须从0到1 ，
方法二：(clk’event and clk=‘1’) 可以从 X 到 1
两种方式很好理解
/

问题

由于最近才接触FPGA，学习VHDL语言，碰到了一个初学者可能都会碰到的问题

			clk10khz_d1 <= clk10khz;   
            clk10khz_d2 <= clk10khz_d1;
            if key_cs='1' and clk10khz_d1='1' and clk10khz_d2='0' then   --(判断上升沿）
                .......
            end if;

看到这里，clk10khz 的值给 clk10khz_d1 ， clk10khz_d1的值再给clk10khz_d2，
这样一来clk10khz ，clk10khz_b1 ，clk10khz_b2 不应该是一样？ 是不是错了？
后来看了很多检测上升沿的代码，都是这样，也没有解释。

其实就是 非阻塞赋值 和 阻塞赋值 的区别 ， 资深的VHDL玩家就会觉得这个问题太基础不过了。

什么是非阻塞赋值？

非阻塞赋值操作符用小于等于号(即<=)表示。
为在赋值操作时刻开始时计算非阻塞赋值符的RHS表达式，赋值操作时刻结束时更新LHS。在计算非阻塞赋值的RHS表达式和更新LHS期间，其他的语句，包括其他的非阻塞赋值语句都能同时计算RHS表达式和更新LHS。非阻塞赋值允许其他的语句同时进行操作。

非阻塞赋值是由时钟节拍决定，在时钟上升到来时，执行赋值语句右边，然后将begin-end之间的所有赋值语句同时赋值到赋值语句的左边，注意：是begin—end之间的所有语句，一起执行，且一个时钟只执行一次。

两种不同的赋值方式结果是不同的，非阻塞赋值b<=a;c<=b;两条语句是同时执行的，而阻塞赋值b=a;c=b;两条语句先执行b=a后执行c=b。

为什么能检测上升沿？

知道了什么是非阻塞赋值，那就很容易理解检测上升沿的方法了

			clk10khz_d1 <= clk10khz;   
            clk10khz_d2 <= clk10khz_d1;

两句语句一起执行，假设clk10khz状态为 …01… (上升沿时）
在低电平时 clk10khz_d1 ， clk10khz_d2 都被赋为了0 ，
在上升沿的顺间，同时执行两句语句时 clk10khz_d2 还是 被之前 clk10khz_d1存的值赋为了0；
此时clk10khz上升为1 ， clk10khz_d1 被赋值为1.

由此通过clk10khz_d1='1' and clk10khz_d2='0检测信号上升沿。

也就是说两句赋值语句的顺序并不重要，反过来结果都一样。