第六章 数据流建模—课后习题

课后习题

• Verilog描述

  // 减法器模块
  module sub(
  	output D,
  	output B,
  	
  	input x,y,z
  );
  
  //输出D逻辑表达式
  assign D = (~x && ~y && ~z) || (~x && y && ~z) || (x && ~y && ~z) || (x && y && z);
  
  
  //输出B逻辑表达式
  assign B = (~x && y) || (~x && z) || (y && z);
  
  endmodule
  

• 仿真
  

• 仿真结果跟实际差了不少，有网友可以帮忙看下代码有什么问题，查了一天都没有找到。